551 lines
39 KiB
VHDL
Executable File
551 lines
39 KiB
VHDL
Executable File
library IEEE;
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use IEEE.STD_LOGIC_1164.all;
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use IEEE.STD_LOGIC_ARITH.all;
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use IEEE.STD_LOGIC_UNSIGNED.all;
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-- Created from ssremote.bin
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-- On 8/ 5/2021
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entity ssremote_7ia0 is
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port (
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clk: in std_logic;
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dout: out std_logic_vector(15 downto 0);
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we: in std_logic);
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end ssremote_7ia0;
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architecture syn of ssremote_7ia0 is
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type ram_type is array (0 to 4095) of std_logic_vector(15 downto 0);
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signal RAM : ram_type :=
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(
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x"0000", x"0000", x"0000", x"0000", x"0000", x"0000", x"0000", x"0000",
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x"0000", x"0000", x"0000", x"0000", x"0000", x"0000", x"0000", x"0000",
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x"0000", x"0000", x"0000", x"0000", x"0000", x"0000", x"0000", x"0000",
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x"0000", x"0000", x"0000", x"0000", x"0000", x"0000", x"0000", x"CDAB"
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);
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signal daddr: std_logic_vector(11 downto 0);
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begin
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assremote: process (clk)
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begin
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if (clk'event and clk = '1') then
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if (we = '1') then
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RAM(conv_integer(addr)) <= din;
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end if;
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daddr <= addr;
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end if; -- clk
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end process;
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dout <= RAM(conv_integer(daddr));
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end;
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