library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.STD_LOGIC_ARITH.all;
use IEEE.STD_LOGIC_UNSIGNED.all;

-- Created from resmods.bin
-- On 11/15/2011

entity resroms is
	port (
	addra: in std_logic_vector(8 downto 0);
	addrb: in std_logic_vector(8 downto 0);
	clk: in std_logic;
	dina: in std_logic_vector(23 downto 0);
	douta: out std_logic_vector(23 downto 0);
	doutb: out std_logic_vector(23 downto 0);
	wea: in std_logic);
end resroms;

architecture syn of resroms is
   type ram_type is array (0 to 511) of std_logic_vector(23 downto 0);
   signal RAM : ram_type := 
   (
   x"000000", x"000000", x"000000", x"1001AA", x"100180",
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   x"B00021", x"012000", x"B00022", x"024000", x"B00023",
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   x"010100", x"B0003A", x"280000", x"000000", x"000000",
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   x"000000", x"000000", x"000000", x"000000", x"000000",
   x"000000", x"00ABCD");

signal daddra: std_logic_vector(8 downto 0);
signal daddrb: std_logic_vector(8 downto 0);

begin
   aresroms: process (clk)
   begin
      if (clk'event and clk = '1') then
         if (wea = '1') then
            RAM(conv_integer(addra)) <= dina;
         end if;
         daddra <= addra;
         daddrb <= addrb;
      end if; -- clk 
   end process;

   douta <= RAM(conv_integer(daddra));
   doutb <= RAM(conv_integer(daddrb));
end;