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Thaddeus-Maximus
171
5i24/configs/hostmot2/source/twidrom.vhd
Executable file
171
5i24/configs/hostmot2/source/twidrom.vhd
Executable file
@@ -0,0 +1,171 @@
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library IEEE;
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use IEEE.STD_LOGIC_1164.all;
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use IEEE.STD_LOGIC_ARITH.all;
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use IEEE.STD_LOGIC_UNSIGNED.all;
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-- Created from twid.bin
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-- On 8/28/2014
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entity twidrom is
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port (
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addra: in std_logic_vector(9 downto 0);
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addrb: in std_logic_vector(9 downto 0);
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clk: in std_logic;
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dina: in std_logic_vector(15 downto 0);
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douta: out std_logic_vector(15 downto 0);
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doutb: out std_logic_vector(15 downto 0);
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wea: in std_logic);
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end twidrom;
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architecture syn of twidrom is
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type ram_type is array (0 to 1023) of std_logic_vector(15 downto 0);
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signal RAM : ram_type :=
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(
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x"0000", x"0000", x"0000", x"0000", x"0000", x"0000", x"0000", x"0000",
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x"0000", x"0000", x"0000", x"0000", x"0000", x"0000", x"0000", x"0000",
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x"0000", x"0000", x"0000", x"0000", x"0000", x"0000", x"0000", x"0000",
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x"0000", x"0000", x"0000", x"0000", x"0000", x"0000", x"0000", x"0000",
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x"0000", x"0000", x"0000", x"0000", x"0000", x"0000", x"0000", x"0000",
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x"0000", x"0000", x"0000", x"0000", x"0000", x"0000", x"0000", x"0000",
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x"0000", x"0000", x"0000", x"0000", x"0000", x"0000", x"0000", x"0000",
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x"0000", x"0000", x"0000", x"0000", x"0000", x"0000", x"0000", x"0000",
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||||
x"0000", x"0000", x"0000", x"0000", x"0000", x"0000", x"0000", x"0000",
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||||
x"0000", x"0000", x"0000", x"0000", x"0000", x"0000", x"0000", x"ABCD"
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);
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||||
signal daddra: std_logic_vector(9 downto 0);
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signal daddrb: std_logic_vector(9 downto 0);
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begin
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||||
atwidrom: process (clk)
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||||
begin
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||||
if (clk'event and clk = '1') then
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if (wea = '1') then
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RAM(conv_integer(addra)) <= dina;
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end if;
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daddra <= addra;
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daddrb <= addrb;
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end if; -- clk
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end process;
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||||
douta <= RAM(conv_integer(daddra));
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||||
doutb <= RAM(conv_integer(daddrb));
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||||
end;
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